Internship : Design of an enslavement clock generator

Category: Digital Design
Type: Internship
Location: Meylan (FRA)

Le stage proposé s’intègre au sein de l’équipe « Power Studio & Maestro » qui conçoit les différents composants matériels et logiciels de la plateforme de gestion et d’optimisation de l’énergie dans les circuits intégrés. Les composants matériels sont de nature analogique ou mixte : régulateurs de tensions, générateurs de tension de bias en technologie SOI, oscillateurs, power-switches, unité de gestion de la puissance (PMU). Les composant logiciels visent à faciliter la configuration et l’intégration des composants matériels de manière à obtenir un assemblage optimal et fiable en un temps minimal. Le marché visé est l’IoT où les défis sont l’efficacité énergétique pour tenir les objectifs d’autonomie, la fiabilité des composants et le coût pour répondre aux exigences de la production à gros volume.

Intégré dans une équipe projet, vous participez à la conception d’un générateur d’horloge (CGU – Clock Generator Unit) avec sa boucle d’asservissement permettant la calibration dynamique. La première particularité de ce générateur d’horloge sera d’être intégré à un PMU (Power Management Unit), et donc d’avoir une boucle de calibration qui minimisera la tension d’alimentation de l’AoN (Always-On), partie du circuit qui reste alimenté lorsque le circuit est en mode deep-sleep. Ce faisant, ce générateur d’horloge permettra d’augmenter l’autonomie des circuits IoT de type low-End à minima d’un facteur deux. La seconde particularité de ce générateur d’horloge sera d’être décrit en RTL, c’est-à-dire d’être synthétisable et donc indépendant de la technologie.

VOS TACHES :

Vous ferez une modélisation haut niveau du système pour stabiliser la boucle de calibration, puis la conception logique en langage SytemVerilog, suivi de la validation par simulations avant et après synthèse.

CE STAGE EST FAIT POUR VOUS

De formation Ingénieur ou Master 2, vous possédez ou souhaitez acquérir les compétences suivantes :  

  • Langage RTL : VHDL ou (System)Verilog
  • Automatisme : Stabilité, filtrage

Apply for this position

Allowed Type(s): .pdf, .doc, .docx